forked from tanchou/Verilog
80 lines
2.5 KiB
Coq
80 lines
2.5 KiB
Coq
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`timescale 1ns / 1ps
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module tb_top_uart_rx_tx;
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// Signaux
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reg clk = 0;
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reg [7:0] data_in = 0;
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wire [7:0] rx_data; // rx_data est maintenant la donnée reçue
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wire rx_data_valid; // rx_data_valid est la validité des données reçues
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wire tx; // Signal tx à connecter à rx pour le test
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reg rx_data_ready; // rx_data_ready sert a indiquer de passer à la réception suivante
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reg tx_data_valid;
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reg read_fifo = 0;
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// Instance du module à tester
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uart_top top_inst (
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.clk(clk),
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.rst(1'b0), // Assurez-vous de définir un reset dans le testbench
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.uart_rx(rx), // Connecte tx au rx pour le test
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.uart_tx(tx), // Signal de transmission UART
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.rx_data(rx_data), // Données reçues
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.rx_data_valid(rx_data_valid), // Données reçues valides
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.rx_data_ready(rx_data_ready), // Prêt à recevoir (observe ce signal, ne le connecte pas en entrée)
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.tx_data(data_in), // Données à transmettre
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.tx_data_valid(tx_data_valid), // Transmission valide (toujours activée dans ce test)
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.tx_data_ready(), // Prêt pour la transmission (non utilisé dans ce test)
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.read_fifo(read_fifo)
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);
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// Boucle le tx sur rx
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assign rx = tx;
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always #18.5 clk = ~clk;
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// Simulation principale
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initial begin
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$display("Debut de la simulation");
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$dumpfile("uart_loopback.vcd"); // Pour GTKWave
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$dumpvars(0, tb_top_uart_rx_tx);
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// Attendre un peu
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#200;
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rx_data_ready = 1; // Indique que le module est prêt à recevoir des données
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// Envoi d'une valeur
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data_in = 8'hA5; // Exemple de data
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tx_data_valid = 1;
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#20;
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tx_data_valid = 0;
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rx_data_ready = 0; // Indique que le module n'est pas prêt à recevoir des données
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#200;
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// Attendre la réception (valeur valid = 1)
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$display("Attente de rx_data_valid");
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wait(rx_data_valid == 1);
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read_fifo = 1; // Indique que la FIFO doit être lue
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// Affichage des résultats
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$display("Data envoyee : 0x%h", data_in);
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$display("Data recue : 0x%h", rx_data);
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read_fifo = 0; // Réinitialiser le signal de lecture de FIFO
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if (rx_data == data_in)
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$display("Test reussi !");
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else
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$display("Test echoue...");
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// Fin de simulation
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#200;
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$finish;
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end
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endmodule
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