Verilog_Louis/Semaine_4/UART_FIFO/scripts/simulate.bat

@echo off
echo === Simulation avec Icarus Verilog ===
setlocal enabledelayedexpansion

:: Dossier de sortie
set OUT=runs/sim.vvp

:: Top-level testbench module
set TOP=tb_uart_tx_fifo

:: Répertoires contenant des fichiers .v
set DIRS=src/verilog tests/verilog IP/verilog

:: Variable pour stocker les fichiers
set FILES=

:: Boucle sur chaque dossier
for %%D in (%DIRS%) do (
    for %%F in (%%D\*.v) do (
        set FILES=!FILES! %%F
    )
)

:: Compilation avec Icarus Verilog
iverilog -g2012 -o %OUT% -s %TOP% %FILES%

endlocal

vvp runs/sim.vvp