forked from tanchou/Verilog
Update README to include corrections and testing notes for FIFO and UART modules
This commit is contained in:
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README.md
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@@ -4,6 +4,35 @@
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## [Semaine 2](/Semaine_2/)
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## [Semaine 2](/Semaine_2/)
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## [Semaine 3](/Semaine_3/)
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## [Semaine 4](/Semaine_4/)
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* Corriger la FIFO :
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- Changer DEPTH par SIZE
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- Transformer le rd_data en registre et la mettre à jour dans le posedge clk
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* Tester UART FIFO avec délais
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* UART ultrason avec commandes :
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- récupéré une mesure
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- prise de mesures
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- arrêt de prise de mesure continue
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* Capteur de température
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- récupéré bit par bit la valeur finale envoyer par le capteur
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## Cheat sheet
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## Cheat sheet
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### Commands
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### Commands
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