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forked from tanchou/Verilog

Update README to include corrections and testing notes for FIFO and UART modules

This commit is contained in:
Gamenight77
2025-05-09 10:29:20 +02:00
parent 99e259f672
commit 134df27937

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@@ -4,6 +4,35 @@
## [Semaine 2](/Semaine_2/) ## [Semaine 2](/Semaine_2/)
## [Semaine 3](/Semaine_3/)
## [Semaine 4](/Semaine_4/)
* Corriger la FIFO :
- Changer DEPTH par SIZE
- Transformer le rd_data en registre et la mettre à jour dans le posedge clk
* Tester UART FIFO avec délais
* UART ultrason avec commandes :
- récupéré une mesure
- prise de mesures
- arrêt de prise de mesure continue
* Capteur de température
- récupéré bit par bit la valeur finale envoyer par le capteur
## Cheat sheet ## Cheat sheet
### Commands ### Commands