verlan/Verilog_Louis
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Gamenight77
2025-05-27 15:36:40 +02:00
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commit 168431849b
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Semaine_7/ESP32/README.md
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@@ -14,3 +14,4 @@ expliquer que c'est long a cause des simulations (creation de model pour simuler
parfois en vrais les marges sont plus souple et ne respecte pas la doc
debuguage dure expliquer pourquoi