Création de la structure du uart fifo

2025-05-06 09:42:26 +02:00
parent aaebf22d48
commit 1ca3456ab8
17 changed files with 758 additions and 12 deletions
--- a/Semaine_4/UART/src/verilog/uart_tx.v
+++ b/Semaine_4/UART/src/verilog/uart_tx.v
@@ -84,7 +84,7 @@ module uart_tx #(
        if(rst_p == 1'b1) begin
            tx_data_latch <= 8'd0;
        end else if(state == IDLE && tx_enable == 1'b1) begin
-            tx_data_latch <= data;  // Charger les données de `data` dans `tx_data_latch`
+            tx_data_latch <= data;  // Charger les données de data dans tx_data_latch
        end
    end