forked from tanchou/Verilog
Enhance DHT11 interface and update measurement delay in top module
This commit is contained in:
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Semaine_7/ESP32/README.md
Normal file
16
Semaine_7/ESP32/README.md
Normal file
@@ -0,0 +1,16 @@
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Passerelle wifi
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port série vitesse limité
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réseau wifi plus rapide
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but comm avec le fpga plus rapide et a distance
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pour ce projet j'ai du apprendre le verilog pour utiliser le fpga
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explqiuer le cheminenement d'evolution des projet
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expliquer les soucis rencontrer (par exemple les timing)
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expliquer que c'est long a cause des simulations (creation de model pour simuler le matos)
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parfois en vrais les marges sont plus souple et ne respecte pas la doc
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debuguage dure expliquer pourquoi
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