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forked from tanchou/Verilog

Enhance DHT11 interface and update measurement delay in top module

This commit is contained in:
Gamenight77
2025-05-27 12:51:00 +02:00
parent 68000def79
commit 286ba6b33c
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Semaine_7/ESP32/README.md Normal file
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@@ -0,0 +1,16 @@
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Passerelle wifi
port série vitesse limité
réseau wifi plus rapide
but comm avec le fpga plus rapide et a distance
pour ce projet j'ai du apprendre le verilog pour utiliser le fpga
explqiuer le cheminenement d'evolution des projet
expliquer les soucis rencontrer (par exemple les timing)
expliquer que c'est long a cause des simulations (creation de model pour simuler le matos)
parfois en vrais les marges sont plus souple et ne respecte pas la doc
debuguage dure expliquer pourquoi