Refactor ultrasonic_fpga module: improve code readability by adjusting comments and formatting in the Verilog file.

Semaine_1/Capteur_recule_bidirectionel/Ultrasonic/ultrasonic_fpga.v

@@ -3,16 +3,16 @@ module ultrasonic_fpga #(
 )(
     input  wire clk,
     input  wire start,
-    inout  wire sig,                // Broche bidirectionnelle vers le capteur
+    inout  wire sig,             // Broche bidirectionnelle vers le capteur
     output reg [15:0] distance,  // Distance mesurée en cm
     output reg [2:0] state = IDLE
 );
     reg [15:0] trig_counter;
     reg [31:0] echo_counter;
     reg sig_out;
-    reg sig_dir; // 1: output, 0: input
+    reg sig_dir;                  // 1: output, 0: input
 
-    assign sig = sig_dir ? sig_out : 1'bz;
+    assign sig = sig_dir ? sig_out : 1'bz; // bz pour dire que le fpga laisse le fils libre et n'oblige pas de valeur
     wire sig_in = sig;
 
     localparam IDLE         = 3'd0,