Refactor ultrasonic_fpga module: improve code readability by adjusting comments and formatting in the Verilog file.

Semaine_1/Capteur_recule_bidirectionel/Ultrasonic/ultrasonic_fpga.v

@@ -12,7 +12,7 @@ module ultrasonic_fpga #(
     reg sig_out;
     reg sig_dir;                  // 1: output, 0: input
 
-    assign sig = sig_dir ? sig_out : 1'bz;
+    assign sig = sig_dir ? sig_out : 1'bz; // bz pour dire que le fpga laisse le fils libre et n'oblige pas de valeur
     wire sig_in = sig;
 
     localparam IDLE         = 3'd0,