From a541e033d7797e73fe08983b6c90c22d9dadbafb Mon Sep 17 00:00:00 2001 From: Gamenight77 Date: Thu, 22 May 2025 08:58:27 +0200 Subject: [PATCH] Refactor DHT11 model: update clock comment for clarity and adjust state machine comment formatting --- Semaine_6/DHT11/src/verilog/dht11_model.v | 4 ++-- 1 file changed, 2 insertions(+), 2 deletions(-) diff --git a/Semaine_6/DHT11/src/verilog/dht11_model.v b/Semaine_6/DHT11/src/verilog/dht11_model.v index f5108ea..be304a8 100644 --- a/Semaine_6/DHT11/src/verilog/dht11_model.v +++ b/Semaine_6/DHT11/src/verilog/dht11_model.v @@ -1,6 +1,6 @@ module dht11_model ( inout wire data, // Ligne de données bidirectionnelle - input wire clk, // Horloge système (27 MHz) + input wire clk, // (27 MHz) input wire rst_n // Reset actif bas ); @@ -16,7 +16,7 @@ module dht11_model ( localparam T_BIT_GAP = (50_000 / CLK_PERIOD_NS); // 50 µs entre bits localparam DATA_BITS = 40; // 40 bits de données - // États de la machine à états de Moore + // États de la machine à états de Moore localparam IDLE = 4'd0, WAIT_START_LOW = 4'd1, WAIT_START_HIGH= 4'd2,