forked from tanchou/Verilog
Bloquer a cause du tx
This commit is contained in:
@@ -30,7 +30,7 @@ module tb_uart_rx_fifo;
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uart_rx_fifo #(
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.CLK_FREQ(CLK_FREQ),
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.BAUD_RATE(BAUD_RATE),
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.FIFO_DEPTH(8)
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.FIFO_SIZE(8)
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) rx_fifo_instance (
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.clk(clk),
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.rx_pin(rx),
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@@ -14,19 +14,22 @@ module tb_uart_tx_fifo;
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always #18.5 clk = ~clk;
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other_uart_rx rx_instance(
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.clk(clk),
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.rx_pin(tx), // tx is connected to rx for testing
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.rst_n(1'b1),
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.rx_data(data_out),
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.rx_data_valid(rx_recieved),
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.rx_data_ready(1'b1)
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// UART RX wires
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wire [7:0] rx_data;
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wire rx_received;
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rxuartlite uart_rx_inst (
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.i_clk(clk),
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.i_reset(1'b0),
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.i_uart_rx(tx),
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.o_wr(rx_received),
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.o_data(rx_data)
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);
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uart_tx_fifo #(
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.CLK_FREQ(27_000_000),
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.BAUD_RATE(115_200),
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.FIFO_DEPTH(8)
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.FIFO_SIZE(8)
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)tx_fifo_instance (
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.clk(clk),
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.wr_en(wr_en),
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@@ -43,21 +46,23 @@ module tb_uart_tx_fifo;
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#50;
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data_in <= 8'd234;
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data_in <= 8'h23;
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wr_en <= 1'b1; // Activer l'écriture dans la FIFO
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#37;
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wr_en <= 1'b0; // Désactiver l'écriture dans la FIFO
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data_in <= 8'd123;
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/**/data_in <= 8'h75;
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wr_en <= 1'b1; // Activer l'écriture dans la FIFO
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||||
#37;
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wr_en <= 1'b0; // Désactiver l'écriture dans la FIFO
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data_in <= 8'd45;
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data_in <= 8'hff;
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||||
wr_en <= 1'b1; // Activer l'écriture dans la FIFO
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||||
#37;
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||||
wr_en <= 1'b0; // Désactiver l'écriture dans la FIFO
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#5000
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$display("======== END UART TX FIFO test =========");
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#1000000;
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Reference in New Issue
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