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Verilog_Louis
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Verilog_Louis
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Semaine_1
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UARTV2
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Gamenight77
8641f618f0
Refactor uart_top module: streamline code structure and improve readability by removing unused variables and simplifying instantiation
2025-04-22 15:44:04 +02:00
..
memo.png
Init et début de réflexion sur le projet
2025-04-22 09:56:06 +02:00
tb_top_uart_rx_tx.v
Init et début de réflexion sur le projet
2025-04-22 09:56:06 +02:00
tb_uart_rx.v
Init et début de réflexion sur le projet
2025-04-22 09:56:06 +02:00
tb_uart_tx.v
Init et début de réflexion sur le projet
2025-04-22 09:56:06 +02:00
top_led_uart.v
Init et début de réflexion sur le projet
2025-04-22 09:56:06 +02:00
top_uart_rx_tx.v
Refactor uart_top module: streamline code structure and improve readability by removing unused variables and simplifying instantiation
2025-04-22 15:44:04 +02:00
uart_rx.v
Init et début de réflexion sur le projet
2025-04-22 09:56:06 +02:00
uart_tx.v
Init et début de réflexion sur le projet
2025-04-22 09:56:06 +02:00