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Verilog_Louis
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1ca3456ab83e753535dcd8be6b8e8c4e4728039d
Verilog_Louis
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Semaine_4
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UART_FIFO
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Gamenight77
1ca3456ab8
Création de la structure du uart fifo
2025-05-06 09:42:26 +02:00
..
constraints
Création de la structure du uart fifo
2025-05-06 09:42:26 +02:00
scripts
Création de la structure du uart fifo
2025-05-06 09:42:26 +02:00
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/verilog
Création de la structure du uart fifo
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tests
Création de la structure du uart fifo
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.gitignore
Création de la structure du uart fifo
2025-05-06 09:42:26 +02:00
project.bat
Création de la structure du uart fifo
2025-05-06 09:42:26 +02:00
