verlan/Verilog_Louis
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3541476e9aefa26882fde7b5e86392c66c9b0f2b
Verilog_Louis/Semaine_7/ESP32/leds_commands
History
Louis TANCHOU 3541476e9a vLundi juin
2025-06-02 14:42:40 +02:00
..
constraints
vLundi juin
2025-06-02 14:42:40 +02:00
IP/verilog
Code FPGA fonctionnel
2025-05-27 15:36:40 +02:00
scripts
vLundi juin
2025-06-02 14:42:40 +02:00
src
vLundi juin
2025-06-02 14:42:40 +02:00
tests
vLundi juin
2025-06-02 14:42:40 +02:00
.gitignore
Code FPGA fonctionnel
2025-05-27 15:36:40 +02:00
project.bat
Code FPGA fonctionnel
2025-05-27 15:36:40 +02:00
project.sh
vLundi juin
2025-06-02 14:42:40 +02:00