forked from tanchou/Verilog
Passerelle wifi
port série vitesse limité réseau wifi plus rapide
but comm avec le fpga plus rapide et a distance
pour ce projet j'ai du apprendre le verilog pour utiliser le fpga explqiuer le cheminenement d'evolution des projet expliquer les soucis rencontrer (par exemple les timing) expliquer que c'est long a cause des simulations (creation de model pour simuler le matos) parfois en vrais les marges sont plus souple et ne respecte pas la doc debuguage dure expliquer pourquoi