Gamenight77 8641f618f0 Refactor uart_top module: streamline code structure and improve readability by removing unused variables and simplifying instantiation

2025-04-22 15:44:04 +02:00

..

Capteur_recule_avec_deux_broche

Init et début de réflexion sur le projet

2025-04-22 09:56:06 +02:00

Capteur_recule_bidirectionel

Enhance ultrasonic_fpga module: add comment to clarify FSM behavior in the Verilog file

2025-04-22 14:40:12 +02:00

Python_UART

Init et début de réflexion sur le projet

2025-04-22 09:56:06 +02:00

UART

Init et début de réflexion sur le projet

2025-04-22 09:56:06 +02:00

UARTV2

Refactor uart_top module: streamline code structure and improve readability by removing unused variables and simplifying instantiation

2025-04-22 15:44:04 +02:00

top_ultrason_uart.v

Init et début de réflexion sur le projet

2025-04-22 09:56:06 +02:00