verlan/Verilog_Louis
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Code Pull Requests Activity
Files
a02d6e7d2274ecfa9840b57f42e325bb0cc9958a
Verilog_Louis/Semaine_4/UART
History
Gamenight77 99e259f672 MAJ FIFO -> turn wire rd_data into register
2025-05-09 10:27:13 +02:00
..
constraints
Loopback ne fonctionne pas
2025-05-05 14:52:01 +02:00
IP/verilog
loopback fonctionne avec le rxuartlite
2025-05-09 09:15:28 +02:00
scripts
loopback fonctionne avec le rxuartlite
2025-05-09 09:15:28 +02:00
src/verilog
MAJ FIFO -> turn wire rd_data into register
2025-05-09 10:27:13 +02:00
tests
Loopback ne fonctionne pas
2025-05-05 14:52:01 +02:00
.gitignore
struct
2025-05-02 15:51:18 +02:00
project.bat
struct
2025-05-02 15:51:18 +02:00
README.md
Création de la structure du uart fifo
2025-05-06 09:42:26 +02:00

README.md

UART

Faire deux modules : un pour l'émetteur et un pour le récepteur. Le module émetteur doit être capable d'envoyer des données sur le port série, tandis que le module récepteur doit être capable de recevoir des données sur le port série. Les deux modules doivent être capables de communiquer entre eux.