forked from tanchou/Verilog
ultrasonic commands commencer et tester mais non fonctionnel donc début de testbench pour pouvoir debuguer
This commit is contained in:
@@ -1,9 +1,9 @@
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import serial
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# === Configuration ===
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PORT = 'COM7' # Remplace par le port série de ton FPGA (ex: '/dev/ttyUSB0' sur Linux)
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BAUDRATE = 115200 # À adapter selon ton uart_tx_fifo
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TIMEOUT = 1 # En secondes
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PORT = 'COM6'
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BAUDRATE = 115200
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TIMEOUT = 1
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# === Connexion série ===
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ser = serial.Serial(PORT, BAUDRATE, timeout=TIMEOUT)
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