1
0
forked from tanchou/Verilog

ultrasonic commands commencer et tester mais non fonctionnel donc début de testbench pour pouvoir debuguer

This commit is contained in:
Gamenight77
2025-05-12 12:15:52 +02:00
parent 004def5ba2
commit 30bbe27510
16 changed files with 1273 additions and 171 deletions

View File

@@ -1,9 +1,9 @@
import serial
# === Configuration ===
PORT = 'COM7' # Remplace par le port série de ton FPGA (ex: '/dev/ttyUSB0' sur Linux)
BAUDRATE = 115200 # À adapter selon ton uart_tx_fifo
TIMEOUT = 1 # En secondes
PORT = 'COM6'
BAUDRATE = 115200
TIMEOUT = 1
# === Connexion série ===
ser = serial.Serial(PORT, BAUDRATE, timeout=TIMEOUT)