Remove unnecessary blank line in dht11_interface module

Semaine_7/DHT11_UART/IP/verilog/dht11_interface.v

@@ -35,7 +35,6 @@ module dht11_interface #(
 
     assign io_dht11_sig = sig_dir ? sig_out : 1'bz; // Si sig_dir = 1, on force la valeur de sig_out sur la ligne, sinon on laisse la ligne libre (1'bz)
 
-
     // === REGISTRES ===
     reg [3:0] state;
     reg [31:0] timer;