forked from tanchou/Verilog
Refactor UART testbench for ultrasonic commands: improve readability and organization of code structure
This commit is contained in:
@@ -3,69 +3,89 @@
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module tb_ultrason_commands;
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module tb_ultrason_commands;
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reg clk = 0;
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reg clk = 0;
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always #18.5 clk = ~clk; // ~27 MHz
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wire tx, rx;
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wire [5:0] leds;
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wire ultrason_sig;
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reg tx_enable = 0;
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reg tx_enable = 0;
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reg tx_ready;
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wire tx_ready;
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reg [7:0] data_in = 8'h00;
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reg [7:0] data_in = 8'h00;
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reg [7:0] data_out;
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wire [7:0] data_out;
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wire rx_received;
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reg rx_received;
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wire rx_enable = 1'b1;
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wire rx,tx;
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always #18.5 clk = ~clk;
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// === PARAMÈTRES ===
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localparam CLK_FREQ = 27_000_000;
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localparam CLK_FREQ = 27_000_000;
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localparam BAUD_RATE = 115_200;
|
localparam BAUD_RATE = 115_200;
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ultrasonic_sensor ultrasonic_sensor_instance (
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// === MODULE TESTÉ ===
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.clk(clk),
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top_uart_ultrason_command dut (
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.signal(ultrason_sig)
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);
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top_uart_ultrason_command top_uart_ultrason_command_instance (
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.clk(clk),
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.clk(clk),
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.rx(rx),
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.rx(rx),
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.tx(tx),
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.tx(tx),
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||||||
.ultrason_sig(ultrason_sig),
|
.ultrason_sig(ultrason_sig),
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.leds()
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.leds(leds)
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);
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);
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// === SIMULATION CAPTEUR ULTRASON ===
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ultrasonic_sensor fake_sensor (
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.clk(clk),
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.signal(ultrason_sig)
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);
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// === RX : observe ce que le FPGA envoie ===
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uart_rx #(
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uart_rx #(
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.CLK_FREQ(CLK_FREQ),
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.CLK_FREQ(CLK_FREQ),
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.BAUD_RATE(BAUD_RATE)
|
.BAUD_RATE(BAUD_RATE)
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) rx_instance (
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) uart_rx_inst (
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.clk(clk),
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.clk(clk),
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.rx_pin(tx),
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.rx_pin(tx), // observe ce que le FPGA envoie
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.rx_data(data_out),
|
.rx_data(data_out),
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.rx_received(rx_received),
|
.rx_received(rx_received),
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||||||
.rx_enable(rx_enable)
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.rx_enable(1'b1)
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);
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);
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// === TX : envoie une commande au FPGA ===
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uart_tx #(
|
uart_tx #(
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.CLK_FREQ(CLK_FREQ),
|
.CLK_FREQ(CLK_FREQ),
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||||||
.BAUD_RATE(BAUD_RATE)
|
.BAUD_RATE(BAUD_RATE)
|
||||||
)tx_instance (
|
) uart_tx_inst (
|
||||||
.clk(clk),
|
.clk(clk),
|
||||||
.tx_enable(tx_enable),
|
.tx_enable(tx_enable),
|
||||||
.tx_ready(tx_ready),
|
.tx_ready(tx_ready),
|
||||||
.data(data_in),
|
.data(data_in),
|
||||||
.tx(rx),
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.tx(rx), // vers le FPGA
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.rst_p(1'b0)
|
.rst_p(1'b0)
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);
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);
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// === TEST SEQUENCE ===
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initial begin
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initial begin
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$dumpfile("runs/uart.vcd");
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$dumpfile("runs/ultrason_commands.vcd");
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$dumpvars(0, tb_uart);
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$dumpvars(0, tb_ultrason_commands);
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$display("======== Start UART ULTRASONIC COMMANDS =========");
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$display("==== Start UART Ultrasonic Test ====");
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// Attendre que le tx soit prêt
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wait(tx_ready);
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#100;
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$display("======== END UART ULTRASONIC COMMANDS =========");
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// Envoyer la commande "ONE" (1)
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data_in <= 8'd1; // ONE
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tx_enable <= 1;
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#20;
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tx_enable <= 0;
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// Attendre la réponse
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wait(rx_received);
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$display(">> Distance LSB: %d", data_out);
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wait(rx_received);
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$display(">> Distance MSB: %d", data_out);
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$display("==== End UART Ultrasonic Test ====");
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#1000;
|
#1000;
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||||||
$stop;
|
$stop;
|
||||||
end
|
end
|
||||||
|
|
||||||
endmodule
|
endmodule
|
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