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Refactor DHT11 model: update clock comment for clarity and adjust state machine comment formatting

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Gamenight77
2025-05-22 08:58:27 +02:00
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Semaine_6/DHT11/src/verilog/dht11_model.v
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@@ -1,6 +1,6 @@
module dht11_model ( module dht11_model (
inout wire data, // Ligne de données bidirectionnelle inout wire data, // Ligne de données bidirectionnelle
input wire clk, // Horloge système (27 MHz) input wire clk, // (27 MHz)
input wire rst_n // Reset actif bas input wire rst_n // Reset actif bas
); );
@@ -16,7 +16,7 @@ module dht11_model (
localparam T_BIT_GAP = (50_000 / CLK_PERIOD_NS); // 50 µs entre bits localparam T_BIT_GAP = (50_000 / CLK_PERIOD_NS); // 50 µs entre bits
localparam DATA_BITS = 40; // 40 bits de données localparam DATA_BITS = 40; // 40 bits de données
// États de la machine à états de Moore // États de la machine à états de Moore
localparam IDLE = 4'd0, localparam IDLE = 4'd0,
WAIT_START_LOW = 4'd1, WAIT_START_LOW = 4'd1,
WAIT_START_HIGH= 4'd2, WAIT_START_HIGH= 4'd2,