verlan/Verilog_Louis
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Loopback fifo fonctionne mais avec 3 valeur de décalage

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Gamenight77
2025-05-09 11:39:40 +02:00
parent 134df27937
commit e086ba8ef0
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@@ -13,7 +13,7 @@
- Transformer le rd_data en registre et la mettre à jour dans le posedge clk
* Nouveau RX FIFO avec le rxuartlite
* Tester UART FIFO avec délais