forked from tanchou/Verilog
Loopback fifo fonctionne mais avec 3 valeur de décalage
This commit is contained in:
@@ -0,0 +1,9 @@
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IO_LOC "tx" 69;
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IO_PORT "tx" IO_TYPE=LVCMOS33 PULL_MODE=UP BANK_VCCIO=3.3;
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IO_LOC "clk" 4;
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IO_PORT "clk" IO_TYPE=LVCMOS33 PULL_MODE=UP BANK_VCCIO=3.3;
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IO_LOC "sig" 73;
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IO_PORT "sig" IO_TYPE=LVCMOS33 PULL_MODE=UP DRIVE=8 BANK_VCCIO=3.3;
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