Verilog_Louis/Semaine_3

Semaine 2

Jour 6

Matin :

• Remise en contexte
• Réflexion sur un projet combinant FPGA (Tang Nano 20K) + ESP32 :
  • Objectif : se connecter à l’ESP32 (Wi-Fi) → communiquer avec le PC (via USB au FPGA)
  • L’ESP32 agit comme un esclave, servant uniquement de portail Wi-Fi
  • Le FPGA fait le lien entre Wi-Fi et périphériques USB

Architecture prévue : [ PC via USB-C ] ←→ [ FPGA (Tang Nano 20K) ] ←→ [ ESP32 ] ←→ [ Clients en Wi-Fi ]

Après-midi :

• Documentation sur l’esp 32