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Verilog_Louis
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e086ba8ef0d87887fe9a3cc31c8162260de993b1
Verilog_Louis
/
Semaine_4
/
UART_FIFO
History
Gamenight77
e086ba8ef0
Loopback fifo fonctionne mais avec 3 valeur de décalage
2025-05-09 11:39:40 +02:00
..
constraints
Refactor UART FIFO implementation: update top-level module and integrate RX/TX FIFO functionality
2025-05-07 09:46:43 +02:00
IP
/verilog
Loopback fifo fonctionne mais avec 3 valeur de décalage
2025-05-09 11:39:40 +02:00
scripts
Loopback fifo fonctionne mais avec 3 valeur de décalage
2025-05-09 11:39:40 +02:00
src
/verilog
Loopback fifo fonctionne mais avec 3 valeur de décalage
2025-05-09 11:39:40 +02:00
tests
Loopback fifo fonctionne mais avec 3 valeur de décalage
2025-05-09 11:39:40 +02:00
.gitignore
Création de la structure du uart fifo
2025-05-06 09:42:26 +02:00
project.bat
Création de la structure du uart fifo
2025-05-06 09:42:26 +02:00
