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Verilog_Louis
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ec1c69cf8f4baf244a729b45484865efc093247d
Verilog_Louis
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Semaine_4
/
UART_FIFO
/
tests
History
Gamenight77
86d4f5ddd2
rx fifo et tx fifo on l'air de fonctionner lors des testbenchs
2025-05-06 10:59:08 +02:00
..
Python
Création de la structure du uart fifo
2025-05-06 09:42:26 +02:00
verilog
rx fifo et tx fifo on l'air de fonctionner lors des testbenchs
2025-05-06 10:59:08 +02:00