Verilog_Louis/README.md

# Verilog

## [Semaine 1](/Semaine_1/) 

## [Semaine 2](/Semaine_2/)

## [Semaine 3](/Semaine_3/)

## [Semaine 4](/Semaine_4/)
* Corriger la FIFO :  

    - Changer DEPTH par SIZE  

    - Transformer le rd_data en registre et la mettre à jour dans le posedge clk 


* Tester UART FIFO avec délais 


* UART ultrason avec commandes : 

    - récupéré une mesure 

    - prise de mesures 

    - arrêt de prise de mesure continue 


* Capteur de température 

    - récupéré bit par bit la valeur finale envoyer par le capteur 


## Cheat sheet
### Commands
Compile code
iverilog -o Nom_de_sortie.vvp .\source1.v .\tb_1.v


#### Upload on fpga
rem https://github.com/YosysHQ/apicula
yosys -p "read_verilog blink_led.v; synth_gowin -json blink_led_c.json"

set DEVICE=GW2AR-LV18QN88C8/I7
set BOARD=tangnano20k

nextpnr-himbaechel --json blink_led_c.json --write pnr_blink_led.json --device %DEVICE% --vopt cst=blink_led.cst --vopt family=GW2A-18C

gowin_pack -d %DEVICE% -o blink_led_c.fs pnr_blink_led.json

openfpgaloader -b %BOARD% blink_led_c.fs
Initial commit 2025-03-22 09:16:50 +01:00			`# Verilog`

Add README and project documentation for FPGA and ESP32 integration 2025-04-22 16:46:03 +02:00			`## [Semaine 1](/Semaine_1/)`
Readme 2025-04-22 14:32:34 +02:00
Add README and project documentation for FPGA and ESP32 integration 2025-04-22 16:46:03 +02:00			`## [Semaine 2](/Semaine_2/)`
Readme 2025-04-22 14:32:34 +02:00
Update README to include corrections and testing notes for FIFO and UART modules 2025-05-09 10:29:20 +02:00			`## [Semaine 3](/Semaine_3/)`

			`## [Semaine 4](/Semaine_4/)`
			`* Corriger la FIFO :`

			`- Changer DEPTH par SIZE`

			`- Transformer le rd_data en registre et la mettre à jour dans le posedge clk`



			`* Tester UART FIFO avec délais`



			`* UART ultrason avec commandes :`

			`- récupéré une mesure`

			`- prise de mesures`

			`- arrêt de prise de mesure continue`



			`* Capteur de température`

			`- récupéré bit par bit la valeur finale envoyer par le capteur`

Readme 2025-04-22 14:32:34 +02:00
			`## Cheat sheet`
			`### Commands`
Add Ultrasonic FPGA module and simulation testbench - Implemented the ultrasonic_fpga module to handle ultrasonic sensor operations including triggering and measuring distance. - Added a simulation testbench (ultrasonic_sim) to validate the functionality of the ultrasonic_fpga module. - The module includes state management for triggering the sensor and measuring the echo duration to calculate distance. - Simulation includes initialization, triggering the sensor, and checking the output distance. 2025-04-16 13:30:41 +02:00			`Compile code`
			`iverilog -o Nom_de_sortie.vvp .\source1.v .\tb_1.v`


Readme 2025-04-22 14:32:34 +02:00			`#### Upload on fpga`
Add README and project documentation for FPGA and ESP32 integration 2025-04-22 16:46:03 +02:00			`rem https://github.com/YosysHQ/apicula`
			`yosys -p "read_verilog blink_led.v; synth_gowin -json blink_led_c.json"`

			`set DEVICE=GW2AR-LV18QN88C8/I7`
			`set BOARD=tangnano20k`

			`nextpnr-himbaechel --json blink_led_c.json --write pnr_blink_led.json --device %DEVICE% --vopt cst=blink_led.cst --vopt family=GW2A-18C`

			`gowin_pack -d %DEVICE% -o blink_led_c.fs pnr_blink_led.json`

			`openfpgaloader -b %BOARD% blink_led_c.fs`