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- Created DHT11 interface in Verilog to handle communication with DHT11 sensor. - Implemented LED control logic to indicate sensor status and data readiness. - Added project scripts for building, cleaning, and simulating the design. - Established constraints for FPGA pin assignments. - Developed testbench for DHT11 UART communication. - Updated README files to reflect project functionality and commands.
Verilog
Semaine 1
Semaine 2
Semaine 3
Semaine 4
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Corriger la FIFO :
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Changer DEPTH par SIZE
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Transformer le rd_data en registre et la mettre à jour dans le posedge clk
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Nouveau RX FIFO avec le rxuartlite
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Tester UART FIFO avec délais
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UART ultrason avec commandes :
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récupéré une mesure
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prise de mesures
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arrêt de prise de mesure continue
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Capteur de température
- récupéré bit par bit la valeur finale envoyer par le capteur
Cheat sheet
Commands
Compile code iverilog -o Nom_de_sortie.vvp .\source1.v .\tb_1.v
Upload on fpga
rem https://github.com/YosysHQ/apicula yosys -p "read_verilog blink_led.v; synth_gowin -json blink_led_c.json"
set DEVICE=GW2AR-LV18QN88C8/I7 set BOARD=tangnano20k
nextpnr-himbaechel --json blink_led_c.json --write pnr_blink_led.json --device %DEVICE% --vopt cst=blink_led.cst --vopt family=GW2A-18C
gowin_pack -d %DEVICE% -o blink_led_c.fs pnr_blink_led.json
openfpgaloader -b %BOARD% blink_led_c.fs