Louis TANCHOU
54bf6df85b
- Implemented a FIFO buffer in Verilog for data storage. - Created a simplified UART transmitter (txuartlite) for serial communication. - Developed a UART transmission FIFO (uart_tx_fifo) to manage data flow. - Designed the top-level module (dht11_uart_top) to interface with the DHT11 sensor and handle data transmission. - Added a testbench (tb_dht11) for simulating the DHT11 module functionality. - Updated README with project description and command references. - Created build and simulation scripts for both Linux and Windows environments. - Added constraints file for hardware configuration. - Implemented a state machine for managing measurement and data transmission.
Verilog
Semaine 1
Semaine 2
Semaine 3
Semaine 4
-
Corriger la FIFO :
-
Changer DEPTH par SIZE
-
Transformer le rd_data en registre et la mettre à jour dans le posedge clk
-
-
Nouveau RX FIFO avec le rxuartlite
-
Tester UART FIFO avec délais
-
UART ultrason avec commandes :
-
récupéré une mesure
-
prise de mesures
-
arrêt de prise de mesure continue
-
-
Capteur de température
- récupéré bit par bit la valeur finale envoyer par le capteur
Cheat sheet
Commands
Compile code iverilog -o Nom_de_sortie.vvp .\source1.v .\tb_1.v
Upload on fpga
rem https://github.com/YosysHQ/apicula yosys -p "read_verilog blink_led.v; synth_gowin -json blink_led_c.json"
set DEVICE=GW2AR-LV18QN88C8/I7 set BOARD=tangnano20k
nextpnr-himbaechel --json blink_led_c.json --write pnr_blink_led.json --device %DEVICE% --vopt cst=blink_led.cst --vopt family=GW2A-18C
gowin_pack -d %DEVICE% -o blink_led_c.fs pnr_blink_led.json
openfpgaloader -b %BOARD% blink_led_c.fs